CMOS课程设计报告

CMOS课程设计

---------低压CMOS带隙电压基准源设计

学院： 信息科学与工程学院 专业： 电子科学与技术 班级： 电科1101 姓名： 胡志涛 学号： 3110209107 指导老师： 张国成、林金阳 日期： 2015年1月16日

一、 设计目的

在模数转换器(ADC )、模转换器(DAC )、数动态存储器 (DRAM ) 、Flash 存储器等集成电路设计中, 低温度系数、低功耗、高电源抑制比 ( PSRR )的基准源 (Reference ) 设计十分关键。 随着深亚微米集成电路技术的不断发展, 集成电路的电源电压越来越低。目前，1. 8 V (0. 18μm ) 和 1. 5 V (0. 15μm ) 的电源电压已开始广泛使用, 而 1. 2 V (0. 13μm ) 和 0. 9 V (0. 09μm) 的电源电压也即将应用于存储器 (Memory) 及片上系统 (SOC ) 设计, 所以研究基于标准 CMOS工艺的低压基准源设计是十分必要的。

由于带隙基准源能够实现高电源抑制比和低温度系数, 是目前各种基准电压源电路中性能最佳的基准源电路。

二、 设计要求

运放放大倍数大于60db

带隙基准输出电压小于50ppm

三、 设计原理

1.带隙基准电压源的原理

图 1 (a ) 为带隙基准电压源的原理示意图。双极晶体管的基极2发射极电压 V B E (p n 结二极管的正向电压) , 具有负温度系数, 其温度系数在室温下为 - 2. 2 mV/K。而热电压VT具有正温度系数, 其温度系数在室温下为+ 0. 085 mV /K[3]。将VT乘以常数K并和VB E相加可得到输出电压 V REF

V REF = VBE + KVT (1)

将式(1)对温度T微分并代入VBE和VT的温度系数可求得K ,它使VREF的温度系数在理论上为0。VBE受电源电压变化的影响很小, 因而带隙基准电压的输出电压受电源的影响也很小。

图 1 ( b)是典型的CMOS带隙电压基准源电路。两个PNP管Q1、Q2的基极-发射极电压差∇V BE

∇V BE = VBE2 - VBE1 = V T ln(J2/J1) ( 2)

( 2) 式中, J1和J2是流过 Q1 和 Q2 的电流密度。运算放大器的作用使电路处于深度负反馈状态, 使得节点1和节点2的电压相等。即

V BE2 = I1R 1 + V BE1 (3) △V BE = V BE2 - V BE1 = I1R 1 (4)

图 1 传统的带隙基准电压源: (a) 带隙基准源原理图; (b) 典型的带隙基准源电路

由图 1 (b) 可得

V REF = V B E2 + I2R 2 (5)

通过M 1 和 M 2 的镜像作用 , 使得I1 和I2相等, 结合式 (4) 和式 (5) 可得

V REF = V B E2 +△V BER2/R1 = V BE2 +V TR2/R 1 ln (J2/J1)

= V BE2 +V TR 2/R 1 ln (A1/A2) (6)

(6) 式中, A 1 和 A 2 是Q1和Q2的发射极面积。比较式 (5) 和 (1 ) , 可得常数 K

K =V TR2/R 1 ln (A1/A2) (7) 在实际设计中, K 值即为 (7) 式表示。

传统带隙基准源结构能输出比较精确的电压,但其电源电压较高 (大于 3 V ) , 且基准输出电压范围有限 (1. 2 V 以上)。 要在 0. 9～ 1. 8 V 的电源电压下得到 1. 2 V 以下的精确基准电压, 就必须对基准源结构上进行改进和提高。

2.CMOS带隙电压基准源 (BGR)

基于TSMC 0. 35μm CMOS 工艺 (NMOS阈值电压为 0. 536 V , PMOS 的阈值电压为- 0. 736V ) , 采用一级温度补偿、电流反馈技术设计的低压带隙基准源电路 (BGR ) 如图 2 所示, 其工作原理与传统的带隙基准源电路相似。低压带隙基准源的电流源不仅用于提供基准输出所需的电流, 也用于产生差分放大器所需的电流源偏置电压, 简化了电路和版图设计。为了与 CMOS标准工艺兼容, PN P 管采用集电极接地结构[ 6 ] , Q2 和 Q1 的发射极面积的比率为 N ,流过 Q1和Q2 的电流相等, 这样△VBE 就等于V T ln(N )。流过电阻R 1 的电流 I4 是与热力学温度成正比的。 流过M 2、M 3、M 4 的

电流相等( I1 = I2= I3)。

I1 =V T ln (N )/R 1 +V BE/R3 (8)

电路中温度补偿系数 K

通过调节 R 4 的值, 可以调整输出电压 V REF 的大小。在电源电压变化时,M 2、M 3 和M 4 的漏源电压值保持不变, 与电源电压无关, 其栅极电压由运放调节。为了降低电路的复杂度, 应用电流反馈原理,运放采用简单的一阶运放, 由于 VDD 的变化多于GND 的变化, 故运放的输入采用 NM O S 的差分对结构 (VDD 和 NM O S 差分对之间有电流源隔离)。因为整个电路在低压下工作, 故整个电路设计的重点是要保证低压下运放的正常工作。

由于带隙基准源存在两个电路平衡点, 即零点和正常工作点。 当基准源工作在零点时, 节点 X1、X2 的电压等于零, 基准源没有电流产生。启动

电路的目的就是为了避免基准源工作在不必要的零点上。本文设计了图 2 所示的启动电路, 电路由 M 11、M 12和M 13构成。当电路工作在零点时,M 13管导通,迅速提高节点 X1、 X2 的电压, 产生基准电流, 节点X1 的电压通过M 11 和 M 12组成的反相器, 使M 13 管完全截止, 节点 X1、 X 2 的电压回落在稳定的工作点上, 基准源开始正常工作。

电路的器件参数如表 1 所示,M 2、M 3、M 4 管的尺寸较大, 是为了降低电路中的 1 /f 噪声。 电流镜负载管M 5、M 6 和差分对管M 7、M 8 的宽长比较大,以抑制电路的热噪声。 由于电路中的电阻值较大, 故在工艺中用阱电阻实现。电容 C 有助于电路的稳定, 同时还可以减小运放的带宽, 有助于降低噪声的影响。

四、 设计步骤

1.软件基本使用

1.1 在命令行中（提示符后，如：ZUEDA22>）键入以下命令icfb&↙(回车键)，其中& 表示后台工作。Icfb调出Cadence软件。

1.2 New菜单项的子菜单下有Library、Cellview两项。Library项打开New Library窗口，Cellview项打开Create New File窗口，如下图所示

1.3模拟的设置

2.一级运放原理图的设计

3.运放进行封装测试

4.最终带隙基准原理图设计

五、 结果及分析

运放结果分析图

基于 T SMC0. 35CMOS工艺的 B sim 3 模型,采用 Hspice 进行仿真。 图 3 为常温时, 电源电压1. 1 V 时 V REF瞬态特性 (根据 tt- m odel) , 这时整个电路的电流为 50. 7 ΛA。 电源电压 1. 5 V 时, 常温下, 应用不同工艺模型, 输出电压 V REF 和总电流ITOTAL 如表 2 所示。不同的模型, 输出电压V REF变化较小, 从表中看出 , 模型变化对输出电压 V REF 影响

所设计的带隙基准源电路总电流低于 52 μA ,图 2 中电路启动后,M 11 和 M 12处于弱导通状态, 流过M 11 和 M 12支路电流为 4. 5 μA , 可通过在M 11 上串加一个常开的倒比 PMOS管, 来降低此支路电流。仿真发现, 电路正常工作时,M 2、M 3、M 4 皆处于饱和状态, 若要进一步降低图2 中电路的功耗, 可行的方法是通过调整电路中管子的尺寸, 使得M 2、M 3、M 4 工作在亚阈值状态。

V REF 的温度特性, 当温度在 0～30 °C之间时; 温度系数为12ppm ö°C , 温度 40～ 50°C之间时, 温度系数为 22ppm ö°C; 温度 50～ 60 °C 时, 温度系数为 42ppm ö°C。图 4 (b) 是低压带隙基准源输出 V REF随电源电压变化的特性曲线, 当 电 源 电 压 在 1. 1～2. 9 V 之间变化时, 基准输出电压 V REF 是 460. 2±0. 5 mV , 直流电源抑制比是- 59. 8 dB。由于 T SM C 0. 35 μm CM O S 工艺的 NM O S阈值电压为 0. 536 V , PM O S 的阈值电压为- 0.736 V , 而 T SM C 0. 25 μm CM O S 工艺的 NM O S和 PM O S 阈值电压分别为 0. 477 V、 - 0. 596 V ,以本设计的带隙基准源在采用 0. 25 μm 或 0. 18μm CM O S 工艺实现时, 其电源电压的工作范围增大。

六、 设计总结

为期两周的课程设计结束了，在这两周的时间里学到了很多东西。初步学会 Cedence软件的使用，并巩固了CMOS集成电路的理论知识。

通过本次亲自动手设计带隙基准电压电路，我深刻体会到了各种性能之间的折衷，体会到了集成电路设计的复杂性，也感受到了实际操作与书本知识之间的差距，为今后更复杂的设计留下了宝贵的经验。 七、 参考文献

[1 ] h ttp: ∥public. itrs. netöF ilesö2002U pdateöHom e. pdf [2 ] L evinson M , V isw anathan N , Simp son R. Imp roving reso lution in pho to lithography w ith a phase2 sh ifting m ask [ J ]. IEEE T ransaction on E lectron D evices, 1982; 29: 1 81221 846

[3 ] A kem iM oniw a, T suneo T erasaw a, Kyo ji N ak io, et al. H euristic m ethod fo r phase2conflict m inim ization in autom atic phase2sh ift m ask design [J ]. Jpn J A pp l Phys, 1995; 34: 6 58426 589.

[4 ] H iro sh i Fukuda, Sho ji Ho tta. 0. 32Λm p itch random interconnect patterning w ith node connection phase2 sh ifing m ask2experim ents and sim ulations. Op tical m icro lithography, Santa C lara CA U SA : Ch ristopher J. P rogler, 2000 (v. 4000) : 1492159