本科生-计算机组成原理题库-期末试卷(20)及答案

本科生期末试卷二十

一、 选择题（每小题1分，共10分）

1． 下列数中最小的数是______。

A.（100101）2 B.（50）8 C.（100010）BCD D.（625）16 2． 从下面浮点运算器的描述中选出两个描述正确的句子______。

A.浮点运算器可用两个松散连接的定点运算部件—阶码部件和尾数部件。 B.阶码部件可实现加、减、乘、除四种运算。 C.阶码部件只进行阶码相加、相减和比较操作。 D.尾数部件只进行乘法和除法运算。

3． 一个8位的二进制整数，采用补码表示，且由3个“1”和5个“0”组成，则最小值为______。

A.-127 B.-32 C.-125 D.-3

4． 计算机经历了从器件角度划分的四代发展历程，但从系统结构上来看，至今绝大多

数计算机仍属于______型计算机。 A.实时处理 B.智能化 C.并行 D.冯.诺依曼 5． 在多级存储体系中，“cache—主存”结构的作用是解决______的问题。

A.主存容量不足 B.主存与辅存速度不匹配 C.辅存与CPU速度不匹配 D.主存与CPU速度不匹配 6． 采用虚拟存贮器的主要目的是______。

A. B. C. D.

提高主存贮器的存取速度

扩大主存贮器的存贮空间，并能进行自动管理和调度 提高外存贮器的存取速度 扩大外存贮器的存贮空间

7． 以下四种类型指令中，执行时间最长的是______。

A.RR型指令 B.RS型指令 C.SS型指令 D.程序控制指令 8． 在以下描述PCI总线的基本概念中，不正确的是______。

A.PCI总线是一个与处理器无关的高速外围总线 B.PCI总线的基本传输机制是猝发式传送

C.PCI设备一定是主设备

D.系统中只允许有一条PCI总线

9． CRT的分辨率为1024*1024像素，像素的颜色数为256，则刷新存储器的容量为

______。 A.512KB B.1MB C.256KB D.2MB 10． 发生中断请求的条件是______。

A.一条指令执行结束 B.一次I/O操作结束 C.机器内部发生故障 D.一次DMA操作结束

二、 填空题（每小题3分，共15分）

1、 在计算机术语中，将运算器、控制器、cache合在一起，称为A______，而将B______和存储器合在一起，成为C______。

2、半导体SRAM靠A______存贮信息，半导体DRAM则是靠B______存贮信息。

3、CPU A______取出一条指令并执行这条指令的时间和称为B______。由于各种指令的

操作功能不同，各种指令的指令周期是C______。

4、 总线是构成计算机系统的A______，是多个B______部件之间进行数据传送的C______

通道。

5、 DMA控制器按其A______结构，分为B______型和C______型两种。

三、（9分）将十进制数20.59375转换成32位浮点数的二进制格式来存储。 四、（10分）已知某16位机的主存采用半导体存贮器，地址码为18位，若使用8K×8

位SRAM芯片组成该机所允许的最大主存空间，并选用模块板结构形式。问： （1）若每个模板为32K×16位，共需几个模块板? （2）每个模块内共有多少片RAM芯片?

（3）主存共需多少RAM芯片？CPU如何选择模块板？

五、（9分）某16机机器所使用的指令格式和寻址方式如下所示，该机有20

位基值寄存器，16个16位通用寄存器。指令汇编格式中的S（源），D（目标）

都是通用寄存器，M是主存中的一个单元。三种指令的操作码分别是MOV（OP） =（A）H，STA（OP）=（1B）H，LDA（OP）=（3C）H。MOV是传送指令，STA 为写数指令，LDA为读数指令如图B20.1 LDA M，D

图20。1

要求：（1）分析三种指令的指令格式与寻址方式特点。

（2）CPU完成哪一种操作所花的时间最短？哪一种操作所花时间最长？第二种指令的执行时间有时会等于第三种指令的执行时间吗？

（3）下列情况下每个十六进制指令字分别代表什么操作？其中如果有编码不正确，如何改

1（F0F1）H （3CD2）H ○2 （2856）H 正才能成为合法指令？ ○

3（6FD6）H ○4 （1C2）H ○

六、（9分）在流水处理中，把输入的任务分割为一系列子任务，并使各子任务在流水线

的各个过程段并发执行，从而使流水处理具有更强大的数据吞吐能力。请用定量分析法证明

这个结论的正确性。

七、（9分）画出PCI总线结构框图，说明HOST总线、PCI总线、LAGACY总线的功

能。

八、（9分）某机用于生产过程中的温度数据采集，每个采集器含有8位数据缓冲寄存器

一个，比较器一个，能与给定范围比较，可发出“温度过低”或“温度过高”信号，如图B20.2所示。主机采用外设单独编址方式，四个采集器公用一个设备码，共一个接口，允许采用两种方式访问：

（1）定期巡回检测方式，主机可编程指定访问该设备码中的某一采集器。

（2）中断方式，当采集数据比给定范围过低或过高时能提出随机中断请求，主机应

能判别是哪一个采集器请求，是温度过低或过高。

请拟定该接口中有哪些主要部件（不要求画出完整的连线），并概略说明在两种方式下的工作原理。

图B20.2

九、（10分）设浮点数xxm2xe,yym2ye

1) 请写出四则运算的基本公式

2) 画出浮点运算器的逻辑结构图。

十、（10分）某机运算器框图如图B20.3所示，其中ALU由通用函数发生器组成，M1

—M3为多路开关，采用微程序控制，若用微指令对该运算器要求的所有控制信号进行微指令编码的格式设计，列出各控制字段的编码表。

图B20.3

本科生期末试卷二十答案

一、 选择题

1．B 2．A C 3．C 4．D 5．D 6．B 7．C 8．C D 9．B 10．B C D

二、 填空题

1． A．CPU B．CPU C．主机 2． A．触发器 B．栅极电容

3． A．存储器 B．指令周期 C．不相同的 4． A．互连机构 B．系统功能 C．公共 5． A．组成结构 B．选择 C．多路

三、解：先将十进制数转换为二进制数：

（20.59375）10=（10100.10011）2 然后移动小数点，使其在1，2位之间

10100.10011=1.0010011×24 ,e =4

于是得到 S=0， E = 4+127 = 131 M=01001011

最后得到32位浮点数的二进制格式为：

0100 0001 01010 0100 1100 0000 0000 0000 =（41A4C000）16

四、解：（1）由于主存地址码给定18位，所以最大空间为218=256K，主存的最大容量为

256K。现在每个模块板的存贮容量为32KB，所以主存共需256KB/32KB=8块板。

（2）每个模块板的存贮容量为32KB，现用4K×4位的SRAM 芯片。每块板采用位

并联与地址串联相结合的方式：即用2片SRAM芯片拼成4K×8位（共8组），用地址码的低12位（A0 ~ A11）直接接到芯片地址输入端，然后用地址码的高3位（A14 ~ A12）通过 3：8 译码器输出分别接到8组芯片的片选端。共 8×2=16个S RAM

（3）根据前面所得，共有8个模板，每个模板上有16片芯片，故主存共需8×16=128片芯片（SRAM）。 CPU选择各模块板的方法是：各模块板均用地址码A0 ~ A14译码，而各模块的选择用地址码最高三位A17，A16，A15通过3：8译码器输出进行选择。

五、解：（1）第一种指令是单字长二地址指令，RR型；第二种指令是双字长二地址指令，

RS型，其中S采用基址寻址或变址寻址，R由源寄存器决定；第三种也是双字长二地址指令，RS型，R由目标寄存器决定，S由20位地址（直接寻址）决定。

（2）处理机完成第一种指令所花的时间最短，因为RR型指令，不需要访问存储器。第二种指令所花的时间最长，因为RS型指令，需要访问存储器。同时要进行寻址方式的变换运算（基址或变址），这也需要时间。第二指令的执行时间不会等于第三种指令，因为第三种指令虽然也访问存储器，但节省了求有效地址运算的时间开销。 （3）根据以知条件：MOV（OP）=00010101，STA（OP）=011011，LDA（OP）=111100，将指令的十六进制格式转换为二进制代码且比较后可知：

1（F0F1）H （3CD2）H指令代表LDA指令，编码正确，其含义是把主存（13CD2）○

H地址单元的内容取至

15号寄存器。

2 （2856）H代表MOV指令，编码正确，含义是把5号源寄存器的内容传送至6目○

标寄存器。

3（6DC6）H是单字长指令，一定是MOV指令，但编码错误，可改正为（28D6）H。○ 4 （1C2）H是单字长指令，代表MOV指令，但编码错误，可改正为 ○

（28D6）H。

六、解：设P1是有总延迟时间t1的非流水线处理器，故其最大吞吐量（数据带宽）为1/t1。

又设Pm是相当于Pi的m段流水线处理器。其中每一段处理线路具有同样的延迟时间tc，和缓冲寄存器延迟时间tr，这样Pm的每段总延迟时间为tc+tr，故Pm的带宽为

Wm=1/（tc+tr）。

如果Pm是将Pi划分成延迟相同的若干段形成的，则t1≈mti，因此Pi的带宽为

W1=1/（mtc）。

由此可得出结论：条件mtc>(tc+tr)满足，则Pm比Pi有更强的吞吐能力。

七、解：PCI总线结构框图如图B20.3所示：

图B20.3

1） HOST总线：该总线又称CPU总线、系统总线、主存总线等，它不仅连接主存，还可以连接多个CPU

2） PCI总线：连接各种高速的PCI设备。PCI设备可以是主设备也可以是从设备，或者兼

而有之。系统中允许有多余的PCI总线。它们可以使用HOST桥与HOST总线相连，也可以使用PCI/PCI桥与已经同HOST桥连接的PCI总线相连。从而可扩充整个系统的PCI总线负载能力。

3） LAGACY总线：可以是ISA、EISA、MCA等性能较低的传统总线，以便充分利用市场

上现有的适配器卡，支持中低速I/O设备。

八、解：数据采集接口方案如图B20.4所示。

图B20.4

现在结合两种工作方式说明上述部件的作用。

（1） 定期巡检方式

主机定期输出指令DOA、设备码；（或传送指令）送出控制字到A寄存器，其中用四位分别指定选中的缓冲寄存器（四个B寄存器分别与四个采集器相应）。然后主机以输入指令DIA、设备码；（或传送指令）取走数据。 （2） 中断方式

比较结果形成状态字 A’ ，共8位，每两位表示一个采集器状态：00 正常，01 过低，10 过高，有任一处不正常（A’ 中有一位以上为“1” ）都通过中断请求逻辑（内含请求触发器、屏蔽触发器）发出中断请求。中断响应后，服务程序以DIA、设备码；（或传送指令）取走状态字，可判明有几处采集数据越限、是过高或过低，从而转入相应处理。

九、解：

输入数据总线 Ｅ２ 尾数部件 Ｍ１ Ｍ２ Ｅ１ 阶码加法器 尾数加法器 高速乘除器 Ｅ 阶码部件M 积／商寄存器 输出数据总线

图B20.5

X=Xm×2Xe Y=Ym×2Ye

1）

2）

3）

4）

加法： 减法： 乘法： 除法： X+Y=(Xm2 +Ym)2X-Y=(Xm2Xe-Ye -Ym)2Ye

Xe+Ye

XY=(XmYm) 2

XY=(XmYm) 2Xe-Ye

Xe-YeYe

Xe≤Ye

图B20.5是浮点运算器的结构图。该运算器由两个相对独立的定点运算器组成，阶码部分只进行加减操作，实现对阶（求阶差）和阶码加减法操作（E1E2）.尾数部分可进行加、减、乘、除运算，并与阶码部件协同完成对阶和规格化等功能。尾数的加减由加法器完成，尾数乘除由高速乘除部件完成。寄存器Ｍ１、Ｍ２、Ｍ和积商寄存器本身具有移位功能，以便完成对阶和规格化等操作。

十、解：当24个控制信号全部用微指令产生时，可采用字段译码法进行编码控制，采用

的微指令格式如下（其中目地操作数字段与打入信号段可以合并公用，后者加上节拍脉冲控制即可）。 3位 3位 5位 4位 3位 2位 ××× ××× ××××× ×××× ××× ×× X 目的操作数 源操作数 运算操作 移动操作 直接控制 判别 下址字段

编码表如下：

目的操作数字段 源操作数字段 运算操作字段 移位门字段 直接控制字段 001 a, LDR0 010 b, LDR1 011 c, LDR2 100 d, LDR3 001 e 010 f 011 g 100 h MS0S1S2S3 L, R, S, N i, j, +1