数字钟课程设计

设计目标

进一步控制各芯片的逻辑功效及应用办法.

进一步控制数字钟的设计办法和和计数器互相级联的办法. 进一步控制数字体系的设计和数字体系功效的测试办法. 进一步控制数字体系的制造和布线办法. 设计请求 设计指标

数字钟具有显示时.分.秒的功效;

有校时功效,可以分离对时及分进行单独校时,使其校订到尺度时光;

计时进程具有报时功效,当时光到达整点前10秒进行蜂鸣报时,报时声音四低一高; 并且请求走时精确. 设计请求

画出电路道理图（或仿真电路图）; 元器件及参数选择,有相干原器件清单;

制造请求 自行装配和调试,并能发明问题息争决问题.

编写设计陈述 写出设计与制造的全进程,附上有关材料和图纸,有心得领会.

总体概要设计

数字钟现实上是一个对尺度频率（1HZ）进行计数的计数电路.因为计数的肇端时光不成能与尺度时光（如北京时光）一致,故须要在电路上加一个校时电路,同时尺度的1HZ时光旌旗灯号必须做到精确稳固.平日应用石英晶体振荡器电路构成数字钟.图1所示为数字钟的一般构成框图.

图1 数字钟的构成框图

晶体振荡器电路

晶体振荡器电路给数字钟供给一个频率稳固精确的32768Ｈz的脉冲,可包管数字钟的走时精确及稳固.不管是指针式的电子钟照样数字显示的电子钟都应用了晶体振荡器电路. 分频器电路

分频器电路将32768Ｈz的高频方波旌旗灯号经74LS4060和74LS250的二分频的分频后得到1Hz的方波旌旗灯号,可以供秒计数器进行计数.分频器现实上也就是计数器. 时光计数器电路

时光计数电路由秒个位和秒十位计数器.分个位和分十位计数器及时个位和时十位计数器电路构成,个中秒个位和秒十位计数器.分个位和分十位计数器为60进制计数器,时个位和时十位计数器可以设计为12进制计数器或者24进制计数器,我们这里依据本身的意愿设计成24进制计数器.

译码驱动电路

译码驱动电路将计数器输出的8421BCD码转换为数码管须要的逻辑状况,并且为包管数码管正常工作供给足够的工作电流. 数码管

数码管平日有发光二极管（LED）数码管和液晶（LCD）数码管,本设计采取的为ＬＥＤ数码管. 各单元模块设计和剖析 晶体振荡器电路

晶体振荡器是构成数字式时钟的焦点,它包管了时钟的走时精确及稳固.

图2所示电路经由过程ＣＭＯＳ非门构成的输出为方波的数字式晶体振荡电路,这个电路中,ＣＭＯＳ非门Ｕ１与晶体.电容和电阻构成晶体振荡器电路,Ｕ２实现整形功效,将振荡器输出的近似于正弦波的波形转换为较幻想的方波.输出反馈电 阻Ｒ１为非门供给偏置,使电路工作于放大区域,即非门的功效近似于一个高增益的反相放大器.电容Ｃ１.Ｃ２与晶体构成一个谐振型收集,完成对振荡频率的控制功效,同时供给了一个１８０度相移,从而和非门构成一个正反馈收集,实现了振荡器的功效.因为晶体具有较高的频率稳固性及精确性,从而包管了输出频率的稳固和精确. 晶体XTAL的频率选为32768HZ.该元件专为数字钟电路而设计,其频率较低,有利于削减分频器级数.

从有关手册中,可查得C1.C2 分离为20pF,和200PF当请求频率精确度和稳固度更高时,还可接入校订电容并采纳温度抵偿措施. 因为CMOS电路的输入阻抗极高,是以反馈电阻R1可选为20MΩ.较高的反馈电阻有利于进步振荡频率的稳固性.

脉冲输出端

图2 晶体振荡器电路图

分频器电路

平日,数字钟的晶体振荡器输出频率较高,为了得到１Ｈz的秒旌旗灯号输入,须要对振荡器的输出旌旗灯号进行分频.

平日实现分频器的电路是计数器电路,一般采取多级２进制计数器来实现.例如,将32767Ｈz的振荡旌旗灯号分频为１ＨZ的分频倍数为32767（２进制计数器.

本试验中采取CD4060来构成分频电路.CD4060在数字集成电路中可实现的分频次数最高,并且CD4060还包含振荡电路所需的非门,应用更为便利.

ＣＤ4060计数为最高为１４级２进制计数器,可以将32767ＨZ的旌旗灯号分频为２ＨZ,而经由74LS90可以将它分为1HZ的旌旗灯号.如图3所示,可以直接实现振荡和分频的功效.

１５

）,即实现该分频功效的计数器相当于１５极２

图3 CD4046和74LS90的分频电路图

时光计数单元

时光计数单元有时计数.分计数和秒计数等几个部分.

时计数单元一般为24进制计数器计数器,其输出为两位8421BCD码情势;分计数和秒计数单元为６０进制计数器,其输出也为8421BCD码.

本试验采纳了74LS90 用两块芯片进行级联来产生60进制和24进制

秒个位计数单元为１０进制计数器,无需进制转换,只需将Ｑ0与ＣＰ1（降低沿有效）相连即可.ＣＰ0（降低没效）与１ＨZ秒输入旌旗灯号相连,Ｑ3可作为向上的进位旌旗灯号与十位计数单元的ＣＰ1相连.

秒十位计数单元为６进制计数器,须要进制转换.将１０进制计数器转换为６进制计数器的电路衔接,个中Ｑ2可作为向上的进位旌旗灯号与分个位的计数单元的ＣＰ0相连.

分个位和分十位计数单元电路构造分离与秒个位和秒十位计数单元完整雷同,也是分个位计数单元的Ｑ3作为向上的进位旌旗灯号应与分十位计数单元的ＣＰ0相连,分十位计数单元的Ｑ2作为向上的进位旌旗灯号应与时个位计数单元的ＣＰ0相连.60进制的衔接如图4所示.

时个位计数单元电路构造仍与秒或个位计数单元雷同,但是请求,全部时计数单元应为24进制计数器,所以在两块74LS90构成的

100进制中截取24,就得在24的时刻进行异步清零.24进制计数功效的电路如图5所示.

图4 60进制计数器电路 图5 24进制计数器电路

译码驱动及显示单元

计数器实现了对时光的累计以8421BCD码情势输出,选用显示译码电路将计数器的输出数码转换为数码显示器件所须要的输出逻辑和必定的电流,选用74LS47作为显示译码电路,选用74LS546八段共阳LED数码管作为显示单元电路,如图6所示.

图6 译码驱动和显示电路

校时电源电路

当从新接通电源或走时消失误差时都须要对时光进行校订.平日,校订时光的办法是：起首截断正常的计数通路,然后再进行人工出触发计数或将频率较高的方波旌旗灯号加到须要校订的计数单元的输入端,校订好后,再转入正常计时状况即可.

依据请求,数字钟应具有分校订和时校订功效,是以,应截断分个位和时个位的直接计数通路,并采取正常计时旌旗灯号与校订旌旗灯号可以随时切换的电路接入个中.图7所示为所设计的校时电路.

图7 校订电路

整点报时电路

一般时钟都应具备整点报时电路功效,即在时光消失整点前数秒内,数字钟会主动报时,以示提示.其感化方法是发出持续的或有节拍的音频声波,较庞杂的也可所以及时语音提示.

依据请求,电路应在整点前10秒钟内开端整点报时,即当时光在59分51秒到59分59秒时代时,报时电路报时控制旌旗灯号.报时电路选74HC30,作为选蜂鸣器为电声器件,选用CC4016模仿开关作控制,使蜂鸣器可以一响一停.如图8所示. 电路的装配与调试

在完成了理论设计的基本上,进行对本身设计不大确定的电路,应用软件Multism进行模仿,依据成功与否再进行修改之后,开端电路的装配和调试.

在拿到了对象的和器材之后,起首对各元器件进行测试,检讨是否芯片消失问题.

在确认没有问题之后,就可以按照布线计划来进行布线了. 我的布线计划,

起首装配驱动和计数模块.对译码驱动电路和计数电路同时布线,但是,先只进行它的一个显示管和一块74LS47和一块74LS90（秒的个位）装配,当验证产生的计数没有问题时,才尽一步对它进行扩大,装配秒的十位,分的个位和十位,以及时的个位和十位,并进行磨练,为什么不装配完驱动模块再进行计数模块的装配呢？ 我以为如许可以便利我们的磨练（当然我的磨练脉冲如

今不必定是1HZ的,所以我应用面包板上自带的脉冲输出）,当装完了那么一个宏大的电路后,一旦哪里出错,进行检讨怎么说也是个难事.

其次装配的是晶体振荡电路电路.按照理论设计和已经在Multism 软件中验证过的电路进行装配,当然现实装配中有不成预感的问题可能产生,我才用示波器来不雅察,果真,象设计和预感的那样,1HZ的脉冲波形消失.

再次装配的模块是校时模块.接出如图7的电路然后和计数模块相衔接.在这个衔接中,我们本来的设计的是采取单刀双制开关,但是因为在试验室没有如许的开关,我们的设计只好稍微做下修改,如许的设计我以为在数字电子的设计中是罕有的.一种典范的接法. 最后要接的是正点报时电路.这个部分是我们日常平凡没怎么试验和设计过的部分,说现实的,在做这个设计之前,心理真的没有底到底蜂冥器是怎么工作的,如何去驱动它才干让它正常工作.第一个在我脑海里产生的应用555接一个电子琴电路,再加上模仿开关来选择高下声音,理论上设计没问题,也对它包有很大的信念.但是在练习的进程中,在做这小我的时刻,到正午了,于是我回来了,我想应用Internet搜刮点对本身的设计有效的信息来,偶然的一个蜂明的电路启示了我,那就是如今如设计图纸中的谁人报时电路.不过,先发明报时电路声音比较的低,于是我决议奏效电阻使声音适合.

完成了布线的进程之后,就是一个分解的测试,因为在各个模块的装配,布线的卖力和有层次性,分解测试,一次成功,本身以为教为不错！并且就全部试验来说因为设计的道理时的立场的卖力,严谨和对此次练习的看重,以及斟酌问题的周全和计划的多样性,使得装配,布线,和调试几乎没有什么大问题难倒我,一切都还比较的顺遂和成功！记得在一个试验室一路做试验的同窗中,我的试验是第一个完成的,分解测试成功的那一刻,很高兴！ 总结

设计进程中碰到的问题及其解决办法.

在检测面包板状况的进程中,消失本该相通的地方被断了的导线堵塞,用镊子将其挑出.

在检测74LS47驱动电路的进程中发明有两个数码管显示的数字是没有纪律的（不是从0到9的显示）,恰是因为我们布线的整洁简明,经由检讨发明是74LS47个中的两跟译码线与显示管脚衔接出错,交流,就OK了！

在衔接晶振的进程中,晶振起振,但是输出的脉冲显著不是1HZ的,对比设计电路检讨,发明CD4060的输出管脚接错,接上3号管脚,一切OK！.

在制造报时电路的进程中,发明蜂鸣器在57分59秒的时刻就开端报时,后经检测电路发明是因为把74HC30芯片当16引脚的芯片来接,以至接线都错位,从新接线后能正常报时.

在安插地线和5V电压线时,不甚把两线接到了一路,导致全部板没法工作.

经卖力的检讨,消除了问题！ 设计领会

在此次的数字钟设计进程中,更进一步地熟习了芯片的构造及控制了各芯片的工作道理和其具体的应用办法.

在衔接六进制.十进制.六十进制的进位及十二进制的接法中,请求熟习逻辑电路及其芯片各引脚的功效,那么在电路出错时便能精确地找出错误地点并及时改正了.

在设计电路中,往往是先仿真后衔接什物图,但有时刻仿真和电路衔接其实不是完整一致的,例如仿真的衔接示意图中,往往没有接高电平的16脚或14脚以及接低电平的7脚或8脚,是以在现实的电路衔接中往往轻易漏掉.又例如74HC390芯片,其本身就是一个十进制计数器,在仿真电路中必须衔接反馈线才干正常显示,而在现实电路中无需再衔接,是以仿真图和电路衔接图照样有必定区此外.

在设计电路的衔接图中出错的重要原因都是接线和芯片的接触不良以及接线的错误所引起的. 对该设计的建议

此次的数字钟设计重在于仿真和接线,固然能把电路图接出来,并能正常显示,但对于电路本身的道理其实不是十分熟习.总的来说,经由过程此次的设计试验更进一步地加强了试验的着手才能. 元器件清单 试验中所需的器材 5V电源. 面包板1块. 示波器. 万用表. 镊子1把. 铰剪1把. 拨线铨1把. 导线 若干

共阳八段数码管6个. 74LS90芯片7块. 74LS47芯片6块. 74LS51芯片1块. 74LS30芯片1块. 74LS08芯片1块. 74LS04芯片1块.

CD4060芯片1块. CC4016芯片1块. 1KΩ电阻1个. 100Ω电阻6个. 10MΩ电阻1个. 20p电容1个. 200p电容1个.

32.768k时钟晶体1个. β=130的三极管. 蜂鸣器.